10 GBit/s Ethernet Core Referenznummer der Bekanntmachung: IHP-2023-090
Auftragsbekanntmachung
Lieferauftrag
Abschnitt I: Öffentlicher Auftraggeber
Postanschrift: Im Technologiepark 25
Ort: Frankfurt (Oder)
NUTS-Code: DE403 Frankfurt (Oder), Kreisfreie Stadt
Postleitzahl: 15236
Land: Deutschland
Kontaktstelle(n): Beschaffung
E-Mail:
Telefon: +49 335-5625-359
Fax: +49 335-5625-25359
Internet-Adresse(n):
Hauptadresse: https://www.ihp-microelectronics.com/
Abschnitt II: Gegenstand
10 GBit/s Ethernet Core
10 GBit/s Ethernet Core
Technische Spezifikation / Lizenz- und Lieferbedingungen
2 Spezifikation
Die Zieltechnologie ist Globalfoundries 22FDX (22 nm FD-SOI, 22FDSOI-EXT).
Der zu beschaffende Ethernetcore implementiert alle erforderlichen Funktionalitäten auf PHYund MAC-Ebene für die Anbindung eines Prozessors über eine standardkonforme 10-GbEthernetschnittstelle mit einem anderen IC bzw. FPGA auf einem PCB. Dazu unterstützt er
mind. einen der folgenden Standards:
10GBASE-X (10GBASE-KX4) oder
USXGMII
entsprechend der jeweiligen Definition in IEEE Std. 802.3-2018 mit einer Full-Duplex-Übertragung von 10 Gbps.
Der Ethernetcore soll vorzugsweise modular aufgebaut sein, und entsprechend der Standarddefinition in einen MAC, einen MAC-PHY-Interface- bzw. PLC-Layer sowie einen protokollspezifischen PHY aufgeteilt sein.
Der MAC wird über ein AMBA AXI4-kompatibles Master-Interface für die Daten und ein
AMBA APB3- oder AXI-Slave-Interface für die Steuerung an den Prozessor angebunden.
Der PHY enthält alle notwendigen Analog- und Digitalschaltungen zur Verbindung mit den
seriellen Lanes auf dem Board (4 Lanes à 3,125 Gbps bei 10GBASE-X, 1 / 2 Lane(s) à 10,3125
/ 5,15625 Gbps bei USXGMII), also die SERDES-Blöcke, differentielle Analogtreiber, Taktrückgewinnung etc.
Für das Testen und Debugging muss der Ethernetcore Design-For-Testability-Methoden unterstützen, also z.B. Build-in-self-test-Module, Scan-Chains und/oder die im Standard IEEE
802.3-2018 (Annex 48A bzw. Clause 49) definierten Testpatterngeneratoren, enthalten. Details
dazu sind im Angebot darzustellen.
Das gelieferte Design muss mit folgenden Tools implementierbar und integrierbar sein:
- HDL-Synthese: Synopsys Design Compiler oder Cadence Genus
- Simulation: Modelsim oder Xcelium / NC-Sim
- Layout: Cadence Innovus (P&R) und Virtuoso
- DRC / LVS: PVS / Virtuoso, Calibre
Das Design muss silicon-proven sein, eine entsprechende Referenz ist mit dem Angebot abzugeben.
Die standardkonforme PHY-/MAC-Spezifikation wird im gesamten Temperaturbereich von -
40° bis +125° C eingehalten.
IHP GmbH - Leibniz-Institut für innovative Mikroelektronik Im Technologiepark 25 15236 Frankfurt (Oder)
10 GBit/s Ethernet Core
Technische Spezifikation / Lizenz- und Lieferbedingungen
1 Einleitung
Das IHP ist ein Institut der Leibniz-Gemeinschaft und nimmt weltweit eine Spitzenposition in
der Forschung und Entwicklung zu siliziumbasierten Systemen, Höchstfrequenz-Schaltungen
und -Technologien einschließlich neuer Materialien ein. 370 Mitarbeitende aus 30 Nationen
erarbeiten gemeinsam innovative Lösungen für Anwendungsbereiche wie die drahtlose Kommunikation, Medizintechnik, Mobilität und Raumfahrt.
Für den weiteren Ausbau der Aktivitäten im Design hochskalierter integrierter Digitalschaltungen, insbesondere von ultrahochratigen drahtlosen Kommunikationssystemen und entsprechenden Prozessoren, sind übliche Peripherieschnittstellen und entsprechende IP-Cores notwendig.
Als Systemschnittstelle auf PCB-Ebene, z.B. zur Verbindung mit einem on-Board-FPGA zur
Signalverarbeitung, wurde im Systemkonzept 10Gb-Ethernet festgelegt. Mit dieser Ausschreibung soll ein entsprechender vollständiger Ethernet-Core für ein Prozessorsystem in 22 nm GFTechnologie beschafft werden.
2 Spezifikation
Die Zieltechnologie ist Globalfoundries 22FDX (22 nm FD-SOI, 22FDSOI-EXT).
Der zu beschaffende Ethernetcore implementiert alle erforderlichen Funktionalitäten auf PHYund MAC-Ebene für die Anbindung eines Prozessors über eine standardkonforme 10-GbEthernetschnittstelle mit einem anderen IC bzw. FPGA auf einem PCB. Dazu unterstützt er
mind. einen der folgenden Standards:
10GBASE-X (10GBASE-KX4) oder
USXGMII
entsprechend der jeweiligen Definition in IEEE Std. 802.3-2018 mit einer Full-Duplex-Übertragung von 10 Gbps.
Der Ethernetcore soll vorzugsweise modular aufgebaut sein, und entsprechend der Standarddefinition in einen MAC, einen MAC-PHY-Interface- bzw. PLC-Layer sowie einen protokollspezifischen PHY aufgeteilt sein.
Der MAC wird über ein AMBA AXI4-kompatibles Master-Interface für die Daten und ein
AMBA APB3- oder AXI-Slave-Interface für die Steuerung an den Prozessor angebunden.
Der PHY enthält alle notwendigen Analog- und Digitalschaltungen zur Verbindung mit den
seriellen Lanes auf dem Board (4 Lanes à 3,125 Gbps bei 10GBASE-X, 1 / 2 Lane(s) à 10,3125
/ 5,15625 Gbps bei USXGMII), also die SERDES-Blöcke, differentielle Analogtreiber, Taktrückgewinnung etc.
Für das Testen und Debugging muss der Ethernetcore Design-For-Testability-Methoden unterstützen, also z.B. Build-in-self-test-Module, Scan-Chains und/oder die im Standard IEEE
802.3-2018 (Annex 48A bzw. Clause 49) definierten Testpatterngeneratoren, enthalten. Details
dazu sind im Angebot darzustellen.
Das gelieferte Design muss mit folgenden Tools implementierbar und integrierbar sein:
- HDL-Synthese: Synopsys Design Compiler oder Cadence Genus
- Simulation: Modelsim oder Xcelium / NC-Sim
- Layout: Cadence Innovus (P&R) und Virtuoso
- DRC / LVS: PVS / Virtuoso, Calibre
Das Design muss silicon-proven sein, eine entsprechende Referenz ist mit dem Angebot abzugeben.
Die standardkonforme PHY-/MAC-Spezifikation wird im gesamten Temperaturbereich von -
40° bis +125° C eingehalten.
3 Lizenzbedingungen
Der Ethernet-Core soll in - teilweise extern finanzierten - Forschungsprojekten des IHPs eingesetzt werden. Dabei werden im Regelfall 40 - 100 Stück eines jeden IC-Designs im MPW
gefertigt, wobei im Rahmen eines einzelnen Forschungsprojektes auch mehrere Fertigungsiterationen für das gleiche Design möglich sind. Eine kommerzielle Nutzung der Designs ist nicht
geplant und kann vom Auftragnehmer ausgeschlossen werden. Es muss allerdings möglich sein,
zu einem späteren Zeitpunkt ggf. eine Lizenz für die kommerzielle Nutzung erwerben zu können.
Vorzugsweise wird durch den Auftraggeber eine permanente (zeitlich und räumlich unbegrenzte) Nutzungslizenz für den oben beschriebenen Ethernet-Core eingeräumt, begrenzt auf
den Einsatz in Forschungsprojekten. Mindestens erforderlich ist jedoch eine Lizenz für den
Einsatz in 5 Forschungsprojekten bzw. 5 verschiedenen IC-Designs (ohne Einschränkung der
Gatteranzahl pro Design und Fertigungsläufe pro Design).
Zusätzlich ist im Rahmen der Lizenz für jedes IC-Design ein mind. 12-monatiger Support für
die Integration des Ethernet-Cores in die IC-Designs anzubieten. Dieser Support muss bereits
im Angebotspreis enthalten sein. Details zum Support sind im Angebot zu erläutern.
4 Lieferumfang
Der Lieferumfang für analoge / integrierte Hard-Macro-Blöcke besteht aus:
- GDSII Layout und Layer-Mapping
- LVS Netzliste im SPICE-Format + LVS report, ggf. Device Mapping File
- DRC Report
- GTECH Netzlisten und Modelle für die Simulation
- Gate-Level Verilog-Netzliste und zugehöriges SDF Timing
- Timing-Modelle im .lib-Format
- Library Exchange Format (.lef) View
Für auf HDL-Basis bereitgestellte digitale Module besteht der Lieferumfang aus:
- dem RTL-Code (Verilog oder VHDL)
- Synthese- und Simulationsskripte für die o.g. Tools
- Synthese-Constraints (z.B. SDC-Format oder TCL-Direktiven)
- Testbench inkl. Verhaltens-Modelle (in Verilog) für externe Komponenten bzw. die
analogen Hardmacros.
Daneben ist für jedes Modul ein Datenblatt im PDF-Format zu liefern, welche die wesentlichen
Parameter, Blockschaltbilder der Architektur, sowie Interfacebeschreibungen enthalten.
Abschnitt III: Rechtliche, wirtschaftliche, finanzielle und technische Angaben
Der AG behält sich vor Auftragsvergabe vor, eine Anfrage bei dem zuständigen Anti-Korruptionsregister sowie beim Gewerbezentralregisteramt durchzuführen.
Referenzen:
Es werden vergleichbare auftragsbezogene Firmenreferenzen in Bezug zur ausgeschriebenen Leistung erwartet. Vergleichbar heißt
Referenzen in Zusammenarbeit mit dem Auftrag.
Die Referenzen sind als Art Referenzbescheinigung durch den Bieter mit den folgenden Angaben mit der Angebotsabgabe einzureichen:
-Referenzgeber:
-Ansprechpartner des Referenzgebers inklusive Telefonnummer:
-Zeitraum Beginn/Ende der Ausführung:
-Kurzbeschreibung des Auftragsumfangs
Abschnitt IV: Verfahren
Abschnitt VI: Weitere Angaben
Die Vergabeunterlagen finden Sie auf dem Vergabemarktplatz Brandenburg
http://vergabemarktplatz.brandenburg.de
Sie können sich gern freiwillig auf der Vergabeplattform Vergabemarktplatz Brandenburg registrieren und die Vergabeunterlagen dort herunterladen.
Dies bietet Ihnen den Vorteil, dass Sie automatisch über Änderungen in den Vergabeunterlagen oder über Antworten auf Fragen zum Vergabeverfahren informiert werden.
Registrieren Sie sich nicht, besteht eine entsprechende Holschuld, das heißt, Sie müssen sich selbstständig informieren, ob die Vergabeunterlagen zwischenzeitlich geändert wurden und ob wir Bieterfragen zum Vergabeverfahren beantwortet haben.
Wir weisen darauf hin, dass für das Stellen einer Frage zum Verfahren und für das Abgeben eines Angebotes und - sofern im konkreten Verfahren einschlägig - für das Einreichen eines Teilnahmeantrages oder für das Abgeben einer Interessenbestätigung ohnehin eine Registrierung unumgänglich ist.
Bekanntmachungs-ID: CXSTYYDY142S3EDF
Postanschrift: Heinrich-Mann-Allee 107
Ort: Potsdam
Postleitzahl: 14473
Land: Deutschland
Telefon: +49 331/866-1719
Fax: +49 331/866-1652
Postanschrift: Heinrich-Mann-Allee 107
Ort: Potsdam
Postleitzahl: 14473
Land: Deutschland
Telefon: +49 331/866-1719
Fax: +49 331/866-1652
Postanschrift: Heinrich-Mann-Allee 107
Ort: Potsdam
Postleitzahl: 14473
Land: Deutschland
Telefon: +49 331/866-1719
Fax: +49 331/866-1652